西交12秋《数字电子技术》第六章拓展资源
西交12秋《数字电子技术》第六章 时序逻辑电路的分析与设计 拓展资源时序逻辑电路的分析举例
一、同步时序逻辑电路的分析举例
例1 试分析图1-1所示时序逻辑电路
解：分析过程如下：
1.写出各逻辑方程式
(1)这是一个同步时序电路，各触发器CP信号的逻辑表达式可以不写。
(2)输出方程 Z=Q1nQ0n
(3)驱动方程
J0=1 K0=1
2.将驱动方程代入相应的JK触发器的特征方程，求得各触发器的次态方程为：
图1-1例1的逻辑电路图
3. 列状态表，画状态图和时序图
列状态表是分析时序逻辑电路的关键一步，其具体做法是：先填入电路现态Qn （本例中为Q1n ，Q0n ） 的所有组合状态以及输入信号X的所有组合状态，然后根据输出方程及状态方程，逐行填入当前输出Z的相应值，以及次态 Qn+1（Q1n+1 ，Q0n+1 ）的相应值。该电路的状态表如表1。根据状态表可作出状态图，如图1-2所示。
表1例1的状态表
设电路的初始状态为Q1nQ0n=00，根据状态表和状态图,可画出在一系列CP脉冲作用下电路的时序图，如图1-3所示。
图1-2例1的状态图
图1-3例1电路的时序图
4.逻辑功能分析
由该例的状态图就可看出，此电路是一个可控计数器。当X=0时，进行加法计数，在时钟脉冲作 用下，Q1Q0的数值从00到11递增，每经过4个时钟脉冲作用后,电路的状态循环一次。同时在Z端输出一个进位脉冲，因此，Z是进位信号。当X=1时，进行减1计数，Z是借位信号。
例2 分析图2所示的逻辑电路
图2-1例2的逻辑电路图
解：由图2-1可见，这是一个同步时序逻辑电路,电路中没有输入信号X，而且电路的输出直接由各触发器的Q端取出。分析过程如下：
1. 写出各逻辑方程
(1) 输出方程 Z0=QOn Z1=Q1n Z2=Q2n
(2) 驱动方程 D0=Q0nQ1n D1=Q0n D2=Q1n
2. 将驱动方程代入相应的D触发器的特性方程，求得各D触发器的次态方程
Q0n+1=D0=Q0nQ1n,Q1n+1=D1=Q0n,Q2n+1=D2=Q1n
3. 列状态表，画状态图和时序图
表2例2的状态表
Q2n Q1n Q0n Q2n+1 Q1n+1 Q0n+1
0 0 0 0 0 1
0 0 1 0 1 0
0 1 0 1 0 0
0 1 1 1 1 0
1 0 0 0 0 1
1 0 1 0 1 0
1 1 0 1 0 0
图2-2例2的状态图
图2-3例2的时序图
从状态图可见，001，010，100这3个状态形成了闭合回路，在电路正常工作时,电路状态总是按照回路中的箭头方向循环变化，这3个状态构成了有效序列,称它们为有效状态，其余的5个状态称为无效状态(或偏离态)。
4. 逻辑功能分析
该电路的状态表和状态图不太容易直接看出此电路的逻辑功能，而由它的时序图可见,这个电路在正常工作时，各触发器的Q 端轮流出现一个脉冲信号，其宽度为一个CP周期，即1TCP ,循环周期为3TCP,这个动作可以看作是在CP 脉冲作用下，电路把宽度为1TCP 的脉冲依次分配给Q0，Q1，Q2各端，所以此电路的功能为脉冲分配器或节拍脉冲产生器。由状态图可知，若此电路由于某种原因进入无效状态时，在CP 脉冲作用后，电路能自动回到有效序列，这种能力称为电路具有自启动能力。
二、异步时序逻辑电路的分析举例
在异步时序逻辑电路中，由于没有统一的时钟脉冲，分析时必须注意,触发器只有在加到其CP 端上的信号有效时，才有可能改变状态。否则，触发器将保持原有状态不变。因此，在考虑各触发器状态转换时,除考虑驱动信号的情况外，还必须考虑其CP 端的情况，即根据各触发器的时钟信号CP 的逻辑表达式及触发方式，确定各CP 端是否有触发信号作用（对于由上升沿触发的触发器而言，当其CP 端的信号由0变1时,则有触发信号作用；对于由下降沿触发的触发器而言,当其CP 端的信号由1变0时，则有触发信号作用）。有触发信号作用的触发器能改变状态；无触发信号作用的触发器则保持原有的状态不变。
例3分析图3-1所示逻辑电路。
图3-1 例3的逻辑电路图
解：在此电路中，CP1未与时钟脉冲源CP 相连，属异步时序电路。
1.写出各逻辑方程式
(1)各触发器的时钟信号的逻辑方程
CP0=CP （时钟脉冲源），上升沿触发。
CP1=Q0 仅当Q0由0→1时，Q1才可能改变状态，否则Q1将保持原有状态不变。
(2)输出方程 Z=Q1nQ0n
(3)驱动方程
2.各触发器的次态方程
（CP由0→1时此式有效）
（Q0由0→1时此式有效）
3.列状态表，画状态图和时序图
列状态表的方法与同步时序电路基本相似，只是还应注意各触发器CP 端的状况（是否有上升沿作用）,因此，可在状态表中增加各触发器CP 端的状况,无上升沿作用时的CP 用0表示。该例题的状态表如表3所示：
表3 例3的状态表
Q1n Q0n CP0 CP1 Q1n+1Q0n+1/Z
0 0 ↑ ↑ 11/0
0 1 ↑ 0 00/0
1 0 ↑ ↑ 01/0
1 1 ↑ 0 10/1
由状态表可以画出状态图，如图3-2所示。此电路的时序图如图3-3所示。
图3-2 例3的状态图
图3-3 例3的时序图
4.逻辑功能分析
由状态图和时序图可知，此电路是一个异步四进制减法计数器,Z是借位信号,也可把该电路看作一个序列信号发生器。4TCP为输出序列脉冲信号Z 的重复周期，1TCP为脉宽。
转载请注明奥鹏作业答案网 www.ap5u.com
页:
[1]